Иллюстрированный самоучитель по OrCAD


Аналого-цифровой интерфейс - часть 2


/p>

Каждому i-му логическому состоянию соответствует определенный диапазон напряжений

SiVL0...SiVH1.

До тех пор пока входное напряжение интерфейса

А/Ц

V

ex

не выходит за его границы, логическое состояние на выходе интерфейса А/Ц не изменяется. В противном случае входное напряжение будет сравниваться с пороговыми уровнями, начиная с

SOVLO,

пока оно не попадет в какой-нибудь интервал. Если оно не попадает ни в один интервал напряжений, логическому состоянию интерфейса А/Ц по умолчанию присваивается символ «?» (его можно изменить с помощью параметра SXNAME).

При взаимодействии с модулем логического моделирования программы PSpice имена логических состояний должны быть «0», «1», «X», «R», «F» или «Z» (однако состояние «Z» обычно не используется, так как состояние высокого импеданса не определяет уровень напряжения).

Параметры

TIMESCALE, FILE, CHGONLY и FORMAT

используются только при записи цифрового сигнала в файл. Параметр

TIMESTEP

определяет точность установления момента времени изменения логического состояния. При расчете переходных процессов в аналоговых цепях время интегрирования не может превышать значение

TIMESTEP.

По умолчанию этот параметр принимает меньшее из значений 1 не или

1/DIGFREQ

(параметр

DIGFREQ

устанавливается по директиве .OPTIONS). Моменты времени, в которые записываются значения выборок сигнала, равны целым значениям величин

k =

TIMESCALE-TIME/TIMESTEP,


где TIME - текущее время моделирования,

k

- номер отсчета. По умолчанию TIMESCALE=1. Для экономии машинного времени следует назначать значение параметра

TIMESTEP-,

исходя из скорости изменения напряжения.

При записи дискретизированного сигнала в файл его имя указывается в опции

SIGMАМЕ=<имя

файла>


Если эта опция опущена, то в качестве имени файла будет принято имя интерфейса А/Ц

Оххх без

первого символа О.

Логическое состояние интерфейса А/Ц можно просмотреть с помощью программы Probe, указывая в качестве имени переменной

Е(Оххх),

см. комментарий к интерфейсу Ц/ А.

Моделирование входной цепи реального цифрового компонента с помощью линейной RС-цепи, как показано на рис. 4.24,

а,

не всегда обеспечивает достаточную точность расчетов. Поэтому пользователь должен иметь в своем распоряжении несколько моделей входных цепей логических компонентов, оформляя их в виде макромоделей. В качестве примера на рис. 4.25 представлена нелинейная модель входной цепи ТТЛ-логики, к которой подключено стандартное устройство сопряжения типа

Оххх.


<




Начало  Назад  Вперед